一位全加器真值表和逻辑表达式完成表决功能

逻辑原则

在一位全加器电路中，A、B、Ci均为1位，Ci为低位进位，A与B相加的结果为So，生成的进位为Co。

假设输入为A和B，A表示加数，输入值用二进制数1,0表示； B表示加数，输入值用二进制数1,0表示； Ci表示相邻低位的进位，用二进制数1,0表示这个输入值。 那么一位全加器电路的真值表如下表所示。

一位全加器真值表

module fadder_test(a,b,ci,s,co);//考虑进位的加法器模块 
// 请在下面添加代码，完成一位全加器功能
/* Begin */
input a,b;
input ci;
output  s;
output co;
assign {co,s}=a+b+ci;
/* End */
endmodule